Nenhum comentário

Stratix 10 – Definindo um novo patamar de desempenho para FPGAs

Stratix 10

Os dispositivos lógicos programáveis FPGA (Field-Programmable Gate Array) estão disponíveis no mercado há mais de 30 anos, e nesse período têm evoluído muito. Os primeiros dispositivos ofereciam apenas lógica. Depois passaram a incorporar memória interna, PLLs, transceivers, controladores de interfaces padrão de mercado (Memória DDR2/3, PCIe, Ethernet, …) e, finalmente, e mais recentemente, passaram a oferecer também processadores completos, da linha ARM, com 32-bits e com um ou dois núcleos. Em termos de desempenho, também houve uma grande evolução nesse período, com circuitos simples funcionando em frequências em torno de 100 a 150 MHz para os primeiros dispositivos e as FPGAs atuais de alto desempenho permitindo implementar circuitos menores (contadores, FIFOs e shift-registers, por exemplo) operando na faixa de 600 a 700 MHz. Circuitos maiores e mais elaborados, como processadores embarcados, interfaces como 10G Ethernet, 40G Ethernet, no entanto, operam ainda em frequências menores, entre 350 e 500 MHz. Esse desempenho vem sendo melhorado muito lentamente nos últimos 10 anos, e nenhum salto significativo de desempenho foi registrado neste período.

A nova geração de FPGAs da Altera, a Stratix 10, foi desenvolvida com o objetivo de definir um novo patamar de desempenho e densidade voltada para aplicações de alto desempenho, permitindo implementar na FPGA circuitos maiores e mais rápidos, com interfaces mais elaboradas e mais rápidas, e com níveis de integração muito maiores que os possíveis em gerações anteriores de FPGA.

Características da família Stratix 10

Stratix 10: Diagrama de um transistor FinFET (Tri-Gate) da Intel
Figura 1 – Diagrama de um transistor FinFET (Tri-Gate) da Intel

A família Stratix 10 de FPGA está sendo desenvolvida na tecnologia Intel Tri-Gate de 14 nm. Trata-se de um processo tecnológico de produção de dispositivos de silício mais avançado e que já está disponível.

Esta nova tecnologia permite que os circuitos implementados com ela tenham baixo consumo e alto desempenho. Esta tecnologia permite uma redução de consumo em torno de 70% quando comparada com o consumo de um item equivalente da geração anterior (Stratix V, implementada em 28 nm).

Para atender a uma necessidade cada vez maior por circuitos de alto desempenho, a Altera incluiu na família Stratix 10 dispositivos com densidades que iniciam em 500.000 LEs (Logic Elements) e vão até 5.500.000 LEs. Cada LE é definido como uma tabela tipo look-up table de 4 entradas e uma saída, e um flip-flop.

Para comparar: Na geração anterior de FPGAs da Altera, a Stratix V tinha como maior dispositivo disponível 1M LEs.

Stratix 10: Tecnologia de Encapsulamento 3D Heterogênea
Figura 2 – Tecnologia de Encapsulamento 3D Heterogênea

Além de maior densidade, a Altera inovou na forma de encapsular o dispositivo, permitindo a oferta ao mercado de uma maior variedade de dispositivos sem incorrer no aumento de custos associados à necessidade de usar uma máscara diferente para cada variante de dispositivo oferecida. Esta nova tecnologia, conhecida como encapsulamento 3D heterogênea, permite integrar em um mesmo encapsulamento diversas pastilhas de silício diferentes. Desta forma, permite com que a Altera ofereça um maior número de combinações de dispositivos com menor custo.

Recursos disponíveis

Os principais recursos oferecidos na nova geração de FPGAs da Altera são:

Stratix 10: Arquitetura HyperFlex usada na Stratix 10
Figura 3 – Arquitetura HyperFlex usada na Stratix 10

Arquitetura HyperFlex: Uma das principais inovações introduzidas pela Altera nesta nova geração de FPGAs foi a nova arquitetura de roteamento, chamada pela Altera de HyperFlex. Nesta arquitetura, em cada ponto que uma linha ou coluna de roteamento da FPGA possibilita uma conexão com outra linha e/ou coluna de roteamento, foi acrescentada, além de uma conexão direta, uma nova opção de conexão através de um flip-flop. Em cada ponto de roteamento disponível na FPGA, além de um multiplexador de conexão tradicionalmente existente, foi incluído um segundo multiplexador que permite selecionar entre o sinal de saída do primeiro multiplexador, ou uma versão registrada deste sinal. Com isso, pode-se inserir um número grande de flip-flops entre dois pontos, sem ser necessário “gastar” nenhum elemento lógico adicional para se incluir mais um registrador no circuito, uma vez que existe, nesta arquitetura, um registrador em cada ponto de roteamento do sistema. A arquitetura HyperFlex é o principal recurso que permite atingir, para circuitos grandes, frequências de operação de 1 GHz, o dobro do que era possível em gerações anteriores de FPGA.

O gerenciamento do ponto em que um flip-flop deve ser inserido em uma conexão é feito pela ferramenta de desenvolvimento Quartus II, de forma automática, permitindo atingir frequências de operação internas acima de 1 GHz.

Transceivers com taxa de transferência de até 56 Gbps: Na Stratix 10, a Altera incluiu transceivers com capacidade de transferência de até 56 Gbps por lane (par de sinais de transmissão e recepção). Nos dispositivos Stratix 10, os transceivers são implementados em pastilhas (dies) à parte, e conectados ao fabric da FPGA usando a tecnologia de encapsulamento 3D heterogênea. Nas duas primeiras versões de Stratix 10, os transceivers disponibilizados permitirão transferências de até 17,4 Gbps (sub-família GX) e 30 Gbps (sub-família GXT). Em versões futuras de Stratix 10, está prevista a inclusão de transceivers com capacidade de transferência de 56 Gbps por lane. Nos itens de maior densidade de lógica e com encapsulamento de maior densidade (2112 pinos), estarão disponíveis 144 transceivers, dos quais 96 GXT e 48 GX.

Processador ARM quad-core disponivel na Stratix 10
Figura 4 – Processador ARM quad-core disponivel na Stratix 10

Processador Cortex A53 quad-core: Foi incluído na Stratix 10 um sistema de processador em hardware (HPS – Hard Processor System), sistema implementado em silício e composto por processador ARM de 64 bits, o Cortex A53, com quatro núcleos, com frequência de operação de 1,5 GHz, mais uma série de periféricos, tais como Gigabit Ethernet, USB 2.0 OTG, UART, controladores CAN, I2C, SPI, controlador de memória DDR3/DDR4, controlador de memória NAND FLASH, entre outros. O HPS pode funcionar integrado à FPGA ou de forma independente, permitindo inclusive que a FPGA seja completamente desligada enquanto o HPS continua operando, e vice-versa. Permite também que a FPGA seja configurada por um software sendo executado no processador do HPS.

Bloco de DSP da Stratix 10
Figura 5 – Bloco de DSP da Stratix 10, configurado como alta precisão fixa, baixa precisão fixa e como ponto flutuante em precisão simples

Blocos de DSP: A Stratix 10 é a primeira FPGA do mercado (e única até o momento) com bloco de DSP capaz de fazer cálculos (multiplicação, soma e acumular o resultado) em ponto fixo de precisão simples. Cada bloco de DSP da Stratix 10 pode ser configurado como ponto fixo de alta precisão (cada bloco de DSP é capaz de multiplicar dois valores de 27 bits e acumular o resultado em 64 bits), ponto fixo de baixa precisão (implementa duas MACs completas de 18 bits) ou como ponto flutuante de precisão simples (32-bits, padrão IEEE-754). Usando-se mais de uma MAC e usando-se alguma lógica adicional é possível ainda implementar MACs de ponto fixo com precisão maior que 27 bits (32 bits, 54 bits e 64 bits). Na maior FPGA da família, a capacidade total de processamento DSP chega a 10 TFLOPS.

Controladores implementados em Hardware: Além dos recursos já mencionados anteriormente, os dispositivos da Stratix 10 já têm, implementados em hardware, os seguintes controladores:

  1. Hybrid Memory Cube controller: Permite acessar diretamente memórias do tipo HMC encapsuladas junto com o dispositivo Stratix 10;
  2. Hard Memory Controller: Controladores de memória DDR3 e DDR4, com largura de barramento de até 144 bits (128 bits de dados e 16 bits adicionais para correção de erros), chegando à frequência de operação da DDR4 de 1333 MHz (DDR4-2666);
  3. PCIe Controller: Controladores PCIe GEN 3 (8 Gbps por lane) x16 (Até 16 lanes);
  4. PLLs fracionários: PLLs capazes de gerar qualquer frequência, com divisão fracionária com até 32-bits de parte fracionária.

Conclusão

A nova família de FPGAs da Altera Stratix 10 está sendo desenvolvida para definir um novo patamar em termos de densidade e capacidade de processamento, incluindo uma série de recursos destinados a aplicações que demandem altíssimo desempenho em um único dispositivo. Os primeiros componentes da família (2.800.000 LEs) estarão disponíveis no primeiro trimestre de 2016.

Autor do post: Neimar Marques Duarte

(*) esse post foi patrocinado pela MACNICA DHW

Licença Creative Commons Esta obra está licenciada com uma Licença Creative Commons Atribuição-CompartilhaIgual 4.0 Internacional.

Receba os melhores conteúdos sobre sistemas eletrônicos embarcados, dicas, tutoriais e promoções.

Hardware » Stratix 10 – Definindo um novo patamar de desempenho para FPGAs
Comentários:
Notificações
Notificar
guest
0 Comentários
Inline Feedbacks
View all comments
Talvez você goste:

Séries

Menu

WEBINAR
 
Porque o RTOS não faz o que eu quero?

Data: 28/10 às 19:30h - Apoio: Mouser Electronics
 
INSCREVA-SE AGORA »



 
close-link