Cursos grátis sobre SystemVerilog

SystemVerilog

Estão disponíveis na platafoma de cursos UDEMY três cursos que dizem respeito à verificação de projetos de hardware utilizando SystemVerilog. System Verilog é um mix de linguagem de descrição de hardware  e verificação de hardware. É uma linguagem importante e incorporada em vários EDAs de mercado como Cadence, Mentor e Synopsys. Ainda é utilizada prioritariamente para verificação de projetos de hardware na indústria e a cada ano aumenta o número de empresas que aderem a essa linguagem para verificação de seus projetos de hardware.

Os cursos grátis disponíveis na UDEMY sobre SystemVerilog são:

Acima de tudo, esse é o curso para quem está começando com SystemVerilog. Nele você aprende a codificar em SystemVerilog. O curso é dividido de forma que em cada sessão é aprendida uma parte dessa linguagem. Além disso, são ensinados conceitos importantes que são aplicados em projetos de verificação de SOC, ASIC e/ou VLSI. É esperado que se consiga codificar, simular e verificar utilizando SystemVerilog, através da construção de testbenches com essa linguagem.

Nesse curso o aluno aprenderá a utilizar duas técnicas de verificação para aplicar em seus test benches, OVM (Open Verification Methodology) e UVM (Universal Verification Methodology). OVM é uma bibilioteca disponível para SystemC e para SystemVerilog composta por objetos para estímulo de sinais, controle de verificação de processos e coleta de dados. UVM é uma biblioteca open source em SystemVerilog que permite a criação de forma mais fácil componentes para verificação de projetos. O principal uso de funções UVM é o aumento da reusabilidade dos testbenches, deixar o código criado mais portável e fazer IPs (Propriedade Intelectual) utilizados para verificação com maior qualidade. UVM surgiu a partir do OVM e ambos permitem a construção de test benches utilizando bibliotecas desenvolvidas para fins de verificação.

Nesse curso é ensinado os conceitos básicos sobre assertions e a metodologia de verificação utilizando assertions e como incorporar isso nos test benches desenvolvidos em System Verilog. Também é ensinado sobre Functional Coverage (Cobertura funcional em uma tradução livre) e como codificar utilizando Functional coverage em SystemVerilog.

Os três cursos estão sob a responsabilidade do engenheiro Ramdas Mozhikunnath, com mais de 16 anos de experiência em verificação de projetos de hardware, incluindo microprocessadores, e projetos de ASIC e SoC em empresas importantes, incluindo Intel e IBM.

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Sou formado em Engenharia Elétrica na USP Sao Carlos, com mestrado em Engenharia Elétrica no Rochester Institute of Technology pelo CsF. Tenho 17 anos de experiência em projetos de circuitos eletrônicos. Escrevo regularmente para o Embarcados, adoro eventos sobre tecnologia, onde posso rever amigos e conhecer pessoas do ramo.

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